Ｕ庋骋恍斜患せ钪笥没П憧山辛耐环⒍�(写)操作，从而节省了每次突发读写所需要的激活时间，提高了系统的数据吞吐率。
控制器同时提供了一个自动刷新(auto refresh)计数器，每隔一定的时间间隔(即DDR SDRAM的刷新周期，根据所使用的存储器而定，可在控制器中设定)，便会产生一个刷新请求。如果此时DlDR SDRAM处于空闲状态，控制器便会发出一个自动刷新命令来对DDR SDRAM进行刷新；如果此时DDR SDRAM正在进行读(写)操作，控制器将会等到当前的读(写)操作完成之后再发送刷新命令。在刷新过程中，用户如果有读(写)请求，控制器将在当前刷新周期完成之后再响应用户的请求。
正常的操作过程中，当DDR SDRAM处于空闲状态时，用户还可以根据实际的需要来重置存储器的控制寄存器，重新设定存储器的突发长度、突发类型、CAS潜伏期等参数。
3.2控制器数据通道的结构
图4是DDR SDRAM控制器数据通道的结构图。
图4中完整地显示了控制器读和写数据通道上DQ与DQS的结构关系。前面提到过，Cyclone系列FPGA没有带DDR触发器的输入输出单元，但完全可以用靠近输入输出引脚处的逻辑资源来实现DDR触发器，而且最后的结果表明，这种实现方式可以满足时序要求。
从图4中也可以看到，控制器内部有两个时钟，clk和clk_90，两者之间的相位差为90°。图中将面向存储器的时钟命名为clk。它是clk_90时钟的90°相位延迟后的信号。clk_90作为系统时钟来驱动整个FPGA，clk时钟驱动存储器接口电路。
3.2.1 DQS相位延迟电路
在读周期中，DDR SDRAM输出的DQ和DQS信号是边沿对齐的�
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