Ｎ耸褂�DQS作为选通信号来捕获DQ，DQS信号需要在FPGA内部相对于DQ信号作90°的相位延迟。但是这个延迟不能使用锁相环(PLL)来完成，因为DQS信号不具有时钟的特性。因此，需要在DQS和读数据时钟之间加一个延迟链(delay chain)，如图4中所示。
前面提到过，Cyclone系列FPGA在其DQS输入引脚上有一个专用的延迟单元，用来使DQS相对于DQ信号产生一个90°的相移。因此，可以使用该硬核资源来完成对DQS的相移，而不必通过内部的逻辑来搭建这样一个延迟电路。从而可以获得更好的时序性能。
3.2.2再同步
读周期中，从DDR SDRAM来的数据信号首先通过延迟后的DQS锁存到DDR触发器中。为了在FPGA内部能够使用该数据，还要将其同步到FPGA内部的时钟域上，这个过程称为再同步(resynchronization)。如图4所示，对于前一级DQS延迟后的信号锁存的数据再通过clk-90同步之后才送到内部数据总线上。
在写周期中，DQS与DQ必须是中心对齐的(centerahgn)。我们用clk_90时钟触发的DDR触发器产生DQS信号，因此，为了满足时序要求，从内部来的数据通过clk_90时钟锁存后再由clk触发的DDR触发器将其输出，从而保证DQs与DQ是中心对齐的。
4
该控制器针对16位宽512 Mb的DDR SDRAM设计，在Altera公司的Quartus II4．2环境中采用Cyclone系列的EPlC6Q2410C6来实现�
【