芄彩褂昧�729个逻辑单元，占FPGA可编程逻辑资源的12％，此外还使用了1个锁相环(PLL)。最后，在Modelsim 5．8中对整个工程进行布局一布线后仿真(Post-P1ace&RouteSimulation)，采用的模型为Micron公司的512 Mb的DDR SDRAMMT46V32M16的仿真模型，时钟为133 MHz，图2是控制器读取DDR SDRAM的时序仿真波形。
5 论
本文给出了一种通过FPGA控制将DDR SDRAM应用在嵌入式系统中的方法。设计中采用Altera公司性价比较高的Cyclone系列FPGA，并充分利用片内提供的锁相环、DDR触发器以及DQS延迟链等硬件资源，占用的逻辑资源少。该设计可以很容易地移植到Altera公司其他系列的FPGA上，经过适当的修改还可以用来控制64位宽的DIMM型的DDR SDRAM，因此可以很好地应用在需求高速度、大容量存储器的场合中。
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